Участник:Kamensky/FAQ по Скакову

В этой статье собраны вопросы, которые Павел Сергеевич задает на экзамене

TODO-лист

Почему jk триггер не может быть асинхронным?
Нарисовать неполный сумматор на заданном элементе
Почему ячейки памяти хранятся матрично, а не в линию?
Двухпортовая ячейка памяти
Схемы ячеек памяти
Почему синхронизация в SDRAM — это хорошо?
Что клёвого в DDR (дважды за такт отсылаем информацию), почему это лучше, чем увеличить частоту в два раза, что изменили в DDR2 и DDR3 (стали отсылать ещё в два и ещё в два раза чаще)?
Почему номера строк и столбцов лучше передавать последовательно, а не параллельно?
Что идейно среднее между однопортовой и двухпортовой ячейками статической памяти?

+ проще железо (много простых модулей - наклепал кучу и радуйся),
+ у Vliw планировка происходит на стадии компиляции, есть больше времени, чтобы все хорошо продумать
- длинный код (блоки идут от 2 до 6 команд, в некоторых блоках много NOP'ов)
- если добавили новый модуль(или разные машины (модули отличаются)) нужно перекомпилировать программу
- некоторые модули могут только складывать (т.е. если программа мало складывает - такие модули бесполезны)
- кэш забит большим числом NOP-ов, чтобы добиться той же эффективности кэша необходимо делать его больше

+ есть Sheduler(планировщик) команд который наперед знает код и распределяет команды по ядрам(умным способом) - т.е. время выполнения программы меньше (код выполняется быстрее)
+ есть run-time информация про кэш, может планировать выполнение более умно
+ код более компактный(плотный) (нет тех нопов которые есть у vliw)
+ возможно улучшение архитектуры (т.е наверное можно не парится с перекомпиляцией программы)
- тяжелое железо (трудно создать такую штуку - Sheduler)